科技 中概華為更新韜定律論文，首度公開邏輯摺疊工藝參數

7月3日，華為公司董事、半導體業務部總裁何庭波在中國科學院科技論文預發佈平臺ChinaXiv上更新了韜定律論文，發佈了V2版本。這距離她5月25日首次發表該理論僅過去39天。韜定律的核心是以“時間縮微”替代傳統的“幾何縮微”，作為半導體演進的新指導原則。

傳統的芯片性能提升依賴於將晶體管做得更小，而韜定律的路徑是通過邏輯摺疊等技術，將芯片電路從單層平面設計改為縱向多層堆疊，壓縮信號傳播時間來提升性能。華為在過去六年中已基於此路徑設計並量產了381款芯片，覆蓋手機、AI、汽車和工業等領域。

相較於闡述理論框架的V1版本，V2論文補充了三類關鍵內容：麒麟2026芯片與上一代產品的實測對比、邏輯摺疊的關鍵工藝參數，以及未來四代麒麟處理器和昇騰AI芯片的具體性能目標。

在實測數據方面，何庭波首次公開了麒麟2026與上一代麒麟9030 Pro在等性能條件下的對比。兩顆芯片採用同一製程節點，但麒麟2026使用了邏輯摺疊架構。通過主動降低工作電壓，使其在達到與9030 Pro相同運行性能的條件下，工作電壓從1.1伏降至0.9伏，功耗下降41%，芯片面積縮小37.5%，功率密度下降5.6%。這些提升完全來自架構改變，並未使用新的光刻工藝。

何庭波指出，當前方案仍屬保守。混合鍵合間距為1.5微米，且摺疊僅應用於部分關鍵路徑。論文詳細論證了邏輯摺疊的工藝條件，其中關鍵參數“齒比”指混合鍵合連接間距與芯片頂層金屬線路間距的比值。她提出，齒比需降至3以下才能在更小電路單元層面做跨層優化，當齒比接近1時，上下兩層晶圓對設計師而言將如同同一片晶圓上的兩個金屬層，架構優勢才能充分發揮。論文設定的目標是未來將鍵合間距縮小至1微米以下，套刻精度控制在0.5微米以內。

論文還披露了多代芯片的研發狀態。麒麟2026和麒麟2027已完成流片，麒麟2028和麒麟2029處於流片前階段，四代產品全部採用邏輯摺疊架構。轉向新架構後，麒麟2026的CPU主頻直接升至3.1GHz，單代漲幅超過12%，而此前三年累計提升不到6%。V2版本將路線圖延伸至2031年，目標在2030年實現晶體管密度292 MTr/mm²、主頻4.3GHz，2031年密度突破400 MTr/mm²、主頻達到5GHz。何庭波曾表示，400 MTr/mm²的密度水平將達到1.4納米制程的同等水平。

在AI系統層面，V2論文首次說明了統一總線、近封裝光互連引擎和3D Folding三項技術的協同配合。其中，統一總線將跨節點通信延遲壓縮至約100納秒，華為內部將達此水平的集群稱為“系統即芯片”。光互連引擎用光信號替代銅線，單模塊帶寬8 Tb/s，傳輸距離擴展至100米。3D Folding則解決了傳統封裝中計算能力與邊緣資源增長不匹配的結構性矛盾，論文預計到2035年AI硬件集成度較2026年提升100倍以上。

要兌現這些目標，華為需在封裝和散熱上持續突破。邏輯摺疊的3D封裝採用晶圓對晶圓混合鍵合，在300至350攝氏度下實現銅對銅直接連接。散熱方面，華為的方案是在封裝上下覆蓋化學氣相沉積金剛石散熱層，並開設微米級液冷通道，可支撐每平方釐米約300瓦的功率密度，約為傳統方案的三倍。有券商分析師稱，臺積電也在研發類似方案，但量產預計在2028至2029年，華為在該領域領先約2到3年。不過，臺積電在先進封裝產能和生態上仍佔優勢，全球市場份額超八成。

芯片說ICTIME首席分析師林美炳認為，韜定律是對當前技術路徑的總結，不會改變其他廠商的路線。他指出，華為給出的2031年目標偏保守，實際進度可能提前1到2年，目前最大的瓶頸是EDA工具。何庭波在論文中也將EDA列為首要未解決挑戰，並表示華為已開發初步內部工具。