科技 中概华为更新韬定律论文，首度公开逻辑折叠工艺参数

7月3日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了韬定律论文，发布了V2版本。这距离她5月25日首次发表该理论仅过去39天。韬定律的核心是以“时间缩微”替代传统的“几何缩微”，作为半导体演进的新指导原则。

传统的芯片性能提升依赖于将晶体管做得更小，而韬定律的路径是通过逻辑折叠等技术，将芯片电路从单层平面设计改为纵向多层堆叠，压缩信号传播时间来提升性能。华为在过去六年中已基于此路径设计并量产了381款芯片，覆盖手机、AI、汽车和工业等领域。

相较于阐述理论框架的V1版本，V2论文补充了三类关键内容：麒麟2026芯片与上一代产品的实测对比、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器和昇腾AI芯片的具体性能目标。

在实测数据方面，何庭波首次公开了麒麟2026与上一代麒麟9030 Pro在等性能条件下的对比。两颗芯片采用同一制程节点，但麒麟2026使用了逻辑折叠架构。通过主动降低工作电压，使其在达到与9030 Pro相同运行性能的条件下，工作电压从1.1伏降至0.9伏，功耗下降41%，芯片面积缩小37.5%，功率密度下降5.6%。这些提升完全来自架构改变，并未使用新的光刻工艺。

何庭波指出，当前方案仍属保守。混合键合间距为1.5微米，且折叠仅应用于部分关键路径。论文详细论证了逻辑折叠的工艺条件，其中关键参数“齿比”指混合键合连接间距与芯片顶层金属线路间距的比值。她提出，齿比需降至3以下才能在更小电路单元层面做跨层优化，当齿比接近1时，上下两层晶圆对设计师而言将如同同一片晶圆上的两个金属层，架构优势才能充分发挥。论文设定的目标是未来将键合间距缩小至1微米以下，套刻精度控制在0.5微米以内。

论文还披露了多代芯片的研发状态。麒麟2026和麒麟2027已完成流片，麒麟2028和麒麟2029处于流片前阶段，四代产品全部采用逻辑折叠架构。转向新架构后，麒麟2026的CPU主频直接升至3.1GHz，单代涨幅超过12%，而此前三年累计提升不到6%。V2版本将路线图延伸至2031年，目标在2030年实现晶体管密度292 MTr/mm²、主频4.3GHz，2031年密度突破400 MTr/mm²、主频达到5GHz。何庭波曾表示，400 MTr/mm²的密度水平将达到1.4纳米制程的同等水平。

在AI系统层面，V2论文首次说明了统一总线、近封装光互连引擎和3D Folding三项技术的协同配合。其中，统一总线将跨节点通信延迟压缩至约100纳秒，华为内部将达此水平的集群称为“系统即芯片”。光互连引擎用光信号替代铜线，单模块带宽8 Tb/s，传输距离扩展至100米。3D Folding则解决了传统封装中计算能力与边缘资源增长不匹配的结构性矛盾，论文预计到2035年AI硬件集成度较2026年提升100倍以上。

要兑现这些目标，华为需在封装和散热上持续突破。逻辑折叠的3D封装采用晶圆对晶圆混合键合，在300至350摄氏度下实现铜对铜直接连接。散热方面，华为的方案是在封装上下覆盖化学气相沉积金刚石散热层，并开设微米级液冷通道，可支撑每平方厘米约300瓦的功率密度，约为传统方案的三倍。有券商分析师称，台积电也在研发类似方案，但量产预计在2028至2029年，华为在该领域领先约2到3年。不过，台积电在先进封装产能和生态上仍占优势，全球市场份额超八成。

芯片说ICTIME首席分析师林美炳认为，韬定律是对当前技术路径的总结，不会改变其他厂商的路线。他指出，华为给出的2031年目标偏保守，实际进度可能提前1到2年，目前最大的瓶颈是EDA工具。何庭波在论文中也将EDA列为首要未解决挑战，并表示华为已开发初步内部工具。